|
|
10-3: VHDL интерфейс (ALS) |
|
Часть 10: СИМУЛЯЦИЯ
|
|
10-3: VHDL интерфейс (ALS) |
|
|
Пользователь должен удостовериться, что симулятор ALS транслировал цепь в VHDL, затем следует компилировать VHDL в netlist для симуляции. Это означает, что когда компоновка или схема симулируются, создаются два новых фасета этой ячейки: "VHDL" и "netlist-als-format". Используйте Edit VHDL View меню View, чтобы увидеть код VHDL. |
|
Поскольку фасеты хранятся в памяти, возможно что размер VHDL (или, если угодно, размер netlist) станет слишком большим. Electric можно проинструктировать хранить документ на диске, а не в фасете, что сохраняет память. Используйте субкоманду VHDL Options... команды VHDL Compiler меню Tools и снимите "VHDL stored in facet" или "Netlist stored in facet" флажки, чтобы что-то или и то, и другое, сохранялось на диске. О компиляторе VHDL см. раздел 9-10.
Когда запрашивается симуляция, симулируется фасет в текущем окне. Осуществляется проверка даты для определения, нужна ли VHDL трансляция или netlist компиляция. Если вы редактируете VHDL фасет, он не будет регенерирован из компоновки, даже если компоновка самая последняя. Аналогично, если вы редактируете netlist фасет, он не будет регенерирован из VHDL, даже если этот VHDL самый последний. Таким образом, симуляция только что отредактированного фасета гарантирована.
Заметьте, что присутствие VHDL в пути для симуляции означает, что можно симулировать VHDL, введенный вручную. Вы можете впечатать этот VHDL непосредственно в фасет, или он может прочитаться с диска с использованием команды Read Text Facet... меню Facets. Также вы можете явно запросить, чтобы VHDL был произведен из схемы или компоновки командой Make VHDL View меню View.
Это полная способность VHDL комбинировать с компилятором Silicon, который размещает и трассирует из описания VHDL, дает Electric мощную возможность для создания, тестирования и конструирования сложных цепей из спецификаций верхнего уровня. В разделе 9-9 больше сказано о Silicon Compiler.
|
|
|
|
|
|
